Quartus II入門(Verilog)

Quartus II入門　～Verilogによる作成手順～

１．Quartus IIとは
Quartus IIとは，FPGAの主要メーカであるALTERA社の開発ツールである．Quartus II Web Editionが公開され，同社のホームページからダウンロードできる．使用にはライセンス申請が必要で，詳細は以下のサイトにある．

http://www.altera.co.jp/products/software/products/quartus2web/sof-quarwebmain.html

Quartus IIの使用法についても詳しい説明がWebにあるが，ここでは演習に必要最小限な説明を行う．Quartus IIは各種HDL（VHDL，Verilog，AHDL）に対応しているが，ここでは，Verilog－HDLによる簡単な演習手順を示す．

２．Quartus IIの起動
図１はQuartus IIの起動画面である．
HDLによる記述，論理合成，シミュレーション，実装などをサポートしているので，一連の作業はプロジェクト単位で行う．

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図１　QuartusIIの起動画面

３．プロジェクト作成
新規にプロジェクトを作成するには，FileメニューからNewProjectWizardを選択する（図２）．

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図２　ProjectWizard

次に表示される画面はNextで進み，図３の画面に移る．例として，Cドライブにtestというフォルダが作成されており，ここで作業を行う場合は，1行目の入力でワーキングディレクトリとして指定する．
次にプロジェクト名を入力する．いま，testフォルダ内にtestという名前でVerilogによる回路記述を作成してあるとすると，そのファイルを選択すればtestがプロジェクト名として入力され，その下のトップレベルデザインエンティティ名（以下，トップエンティティと略記）もtestが自動で入力される．
　トップエンティティとは，回路が階層構造で記述されているとき，その最上位の回路のことである．（階層構造でない単独の回路を用いるときはその回路をトップエンティティにする）

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図３　作業ディレクトリ，プロジェクト名，トップエンティティの入力

ここで演習する記述内容について説明しておく．Verilogによる回路記述はテキストエディタで作成する．拡張子は“.v”とする．test.vは，gand.vとgor.vの２つの回路を含んだ階層構造の上位階層の記述となっている．gand.vをリスト１，gor.v をリスト２，test.vをリスト３にそれぞれ示す．
　リスト１のmoduleの後のgandが回路名である．最後はendmoduleでくくる．gandはaとbの2本の入力，cの出力を持つ回路でそれぞれinputとoutput文で宣言されている．次のassign文によって入出力の関係が記述されている．“＆”記号はaとbの入力の論理積（AND）を意味する．

リスト１
QuartusL1

　リスト２の回路gorは，gandと同様に２入力，１出力の回路で，aとbの論理和をcに出力する回路である．

リスト２
QuartusL2

　リスト３のtestはa,b,c,dの４本の入力，x,y,zの３本の出力をもつ回路である．先に定義されたgandとgorを呼び出してgandv，gorvの2つの回路を生成し，結線している．gandvはa,bの入力の論理積をxに出力し，gorvはc,dの入力の論理和をyに出力する．ｚはｘとｙの論理積としている．

リスト３
QuartusL3

　ProjectWizardをNextで進めると，図４の画面となる．ここで，プロジェクトへのファイルの追加を行う．いま，testは階層構造を持ち，gandとgorの記述が必要なので，３つのファイルをプロジェクトに加える．

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図４　プロジェクトへのファイルの追加

Nextで進むと，次は使用するデバイスの設定画面（図５）となる．ここで，回路を実装しようとするデバイスを選択する．（シミュレーションのみを行う場合は選択の必要なし）
後はNextで進み，最後にFinishを押すとプロジェクト作成が完了である．

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図５　デバイスの設定

４．コンパイル
　ProcessingメニューからStart Compilationを選択するとコンパイルが始まる（図５）．

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図６　コンパイル開始

　コンパイル中，いくつかのプロセスが行われ，エラーがなければ図７のようにコンパイル終了のメッセージが表示される．左手のStatusに途中経過，画面下に各種情報（Info）やWarninigが表示される．エラーが検出された場合は，ここにエラー表示されるとともにコンパイルが中断する．

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図７　コンパイル終了

５．シミュレーション
Verilogではテストベンチの記述を行うことができ，テストベンチによりシミュレーションを行うのが一般的である．一方，Quartus IIではGUIを使って入力信号のテスト波形を作成し，シミュレーションを行うことができるので，ここではテスト波形によるシミュレーション手順を説明する．
まず，テスト波形の作成を行う． FileメニューのNewを選択し，表示される画面のタブのOtherFilesをクリックし，Vector WaveForm Fileを選択する．

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図８　Vector Wave Form Fileの新規作成

論理素子には信号の遅れ（ディレイ）があるので，高速な信号変化を与えるとディレイにより信号の対応が見づらくなる．簡単な回路の動作確認をするときに十分に遅い信号変化を与えたほうが確認しやすいので，Grid size（Waveformの単位時間）を変更する．ToolsメニューのOptionsを選択し，図９の画面を表示させ，Wave Form Editorを選択した後，Default file end timeとDefault grid periodを設定する．（ここでは，Default file end timeを10 us，Default grid periodを100 nsとしている）

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図９　オプションの設定

　続いて，Wave Form Editorで波形を入力する．Name欄で右クリックし，Insert Node or Busを選択する．

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図１０　Wave Form Editor

続いて現れる画面（図１１）でNode Finderボタンを押す．

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図１１　Insert Node or Bus

すると図１２のNode Finder が表示される．ここで，Listボタンを押すと左側のNodes FoundにNode（入出力端子）の一覧が表示される．すべてのNodeを選んで中央の“＞＞”ボタンを押すと，右側のSelected Nodesに選択されたNodeの一覧が表示される．この後，OKを押し，Insert Node or Busでも続けてOKを押すと図１３のようにWaveformの画面にNodeが挿入される．

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